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アルデック、Active-HDLの最新版で大規模FPGA開発用グローバル・プロジェクトマネジメント機能を導入

Henderson, NV - 2013年10月23日 - Aldec, Inc. (以下アルデック) は本日、Active-HDL バージョン9.3の販売を開始しました。このバージョンでは、グローバル・プロジェクトマネジメントが難しくなっていることに対応して、革新的なアプローチを採用して解決しています。アルデックのソフトウェアディビジョン・プロダクトマネージャのSatyam Janiは次のようにコメントしています。「現在の大規模FPGAデバイスは複数のチームで設計が進められるようになって、より効率的なチームベースのプロジェクトマネジメントツールが必要とされています。今回リリースしたActive-HDLは多くのデザインを抱えるFPGAプロジェクトやチームベースの環境でのツール設定管理を飛躍的に改善します。」

新しいプロジェクトマネジメント機能
●Active-HDLのユーザー定義ディレクトリ構造では、標準の合成・配置配線ツールと同じプロジェクト構造を作れるので、複数のベンダーのツールで共通のプロジェクト構造を利用できるようになります。
●マルチデザイン・プロジェクトでは必要な設定が多数あります。例えば、ワーキング・ディレクトリの設定、ローカル変数の更新、スクリプトモードの設定、特定のマクロの実行などです。Active-HDL 9.3はロードタイム設定ファイルというアプローチで、自動でこうした設定をロードする仕組みになっています。
●初回設定後、ワンクリックでActive-HDLのシミュレータを色々な実行モードに設定できます。そのためタスクごとに適したモードでActive-HDLを実行できます。最適化モードではシミュレータはできるだけ最高速度で動き、デバッグおよびカバレッジモードではスピードを落として解析用データを集めます。

Active-HDLについて
受賞歴のあるActive-HDLは、15年間もFPGA設計者に選ばれてきたHDLベースのFPGAデザイン・シミュレーションツールです。デザインクリエーション、文書作成、コードカバレッジ、シミュレーションなどの機能をひとつに統合された環境に組み込んでいます。

●大規模FPGAプロジェクトの管理をしやすくするチームベースのデザイン管理
●VHDL 2008, VerilogおよびSystemVerilog(Design) をサポートする高性能混合言語サポート
●Altera, Lattice, Microsemi (Actel) およびXilinxの最新FPGAデバイス用コンパイル済みライブラリ群
●波形ビューワの浮動小数点サポート



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